Znajdź zawartość

Podczas Fifth International Symposium on Networks-on-Chip 2011 specjaliści z MIT-u zdobyli nagrodę za najlepsze opracowanie naukowe symulatora układu scalonego. Ich program Hornet modeluje działanie wielordzeniowego procesora znacznie lepiej niż inne tego typu oprogramowanie. Potrafił znaleźć w oprogramowaniu błędy, których inne symulatory nie zauważyły. Teraz Hornet został znakomicie udoskonalony i wyposażony w nowe funkcje. Jego nowa wersja potrafi symulować zużycie energii, komunikację między rdzeniami, interakcję pomiędzy CPU a pamięcią oraz obliczyć czas potrzebny na wykonanie poszczególnych zadań. Symulatory są niezwykle ważne dla firm produkujących układy scalone. Zanim przystąpi się do produkcji kości przeprowadzane są liczne testy ich działania na symulatorach. Dotychczasowe symulatory przedkładały szybkość pracy nad dokładność. Nowy Hornet pracuje znacznie wolniej niż jego starsze wersje, jednak dzięki temu pozwala na symulowanie 1000-rdzeniowego procesora z dokładnością do pojedynczego cyklu. Hornet jest nam w stanie wyliczyć, że ukończenie konkretnego zadania będzie np. wymagało 1.223.392 cykli - mówi Myong Cho, doktorant z MIT-u. Przewaga Horneta nad konkurencją polega też na tym, że inne symulatory dobrze oceniają ogólną wydajność układu, mogą jednak pominąć rzadko występujące błędy. Hornet daje większą szansę, że zostaną one wyłapane. Podczas prezentacji Cho, jego promotor profesor Srini Devadas i inni studenci symulowali na Hornecie sytuację, w której wielordzeniowy procesor korzysta z nowej obiecującej techniki przetwarzania danych pacjentów. Hornet zauważył, że niesie ona ze sobą ryzyko wystąpienia zakleszczenia, czyli sytuacji, w której różne rdzenie, aby zakończyć prowadzone obliczenia, czekają nawzajem na dane od siebie. Powoduje to, że zadania nie mogą być zakończone, gdyż rdzenie nawzajem siebie blokują. Żaden inny symulator nie zasygnalizował tego problemu. Hornet pozwolił też na przetestowanie zaproponowanego przez naukowców sposobu na uniknięcie zakleszczenia. Zdaniem jego twórców Hornet, ze względu na swoje powolne działanie, posłuży raczej do symulowania pewnych zadań, a nie działania całych aplikacji. Przyda się zatem tam, gdzie zajdzie potrzeba upewnienia się, czy nie występują żadne nieprawidłowości czy też do statystycznego zbadania możliwości wystąpienia błędów.

AMD pracuje nad wielordzeniowym układem serwerowym Interlago, który pojawi się na rynku w 2011 roku. Kość będzie miała od 12 do 16 rdzeni. Wcześniej, bo w pierwszym kwartale 2010 zadebiutuje 12-rdzeniowy Magny-Cours. Interlago będzie przeznaczony dla serwerów korzystających z dwóch lub czterech procesorów, a więc dla maszyn z maksymalnie 64 rdzeniami obliczeniowymi. Wiadomo, że będzie on stanowił część serwerowej rodziny Opteron 6000. Głównym konkurentem Opterona są intelowskie Xeony. Na razie jednak, Intel nie zapowiedział żadnego Xeona, którego liczba rdzeni mogłaby dorównać Interlago. Wiadomo, że w 2010 zadebiutuje Xeon Nehalem-EX z 8 rdzeniami. Intel przygotowuje też wielordzeniowy układ Larrabee, jednak nie będzie to typowa kość serwerowa, a procesor przeznaczony dla superkomputerów specjalizujących się w renderowaniu grafiki trójwymiarowej. AMD, jak widać, ma ambitne plany, jednak specjaliści zwracają uwagę, że firma na razie nie wspomina nic o wielowątkowości swoich układów. Nie wiadomo zatem, ile każdy z rdzeni będzie obsługiwał wątków.

Pojawienie się wielordzeniowych procesorów nie oznacza, że nasze komputery stają się znacznie bardziej wydajne. Procesory te trzeba oprogramować, a to potrafi niewielu programistów na świecie. Z jeszcze większymi problemami spotkamy się w przyszłości, gdy na rynek trafią układy o liczbie rdzeni wahającej się od 16 po kilkaset. Z wykorzystaniem potencjału takiej kości nie poradzi sobie żaden specjalista. Problem ten próbują rozwiązać najwięksi gracze na rynku IT. Jeszcze w bieżącym roku Intel zaprezentuje swój projekt badawczy znano jako Ct (C for Throughput). To automatyczne narzędzie, które ma sprawić, że liczne kompilatory C i C++ będą współpracowały z procesorami wielordzeniowymi i umożliwią równoległe przetwarzanie. Programista, by przygotować program do przetwarzania równoległego, musi najpierw zidentyfikować te fragmenty kodu, które najwięcej na tego typu obliczeniach zyskają, a następnie wyizolować je z całości. Dla każdej rodziny procesorów i dla różnej liczby rdzeni trzeba robić to oddzielnie. Ct, jak zapewnia Intel, zrobi to wszystko automatycznie i zoptymalizuje kod do współpracy z wielordzeniowymi układami nawet bez konieczności jego ponownej kompilacji. Ct korzysta z techniki SIMD (Single Instruction, Multiple Data), która umożliwia osiągnięcie równoległego przetwarzania danych. Warto tutaj przypomnieć, że koncern próbuje zastosować SIMD również w sprzęcie. Co więcej Ct jest kompatybilne wstecz z każdym programem napisanym dla procesorów x86. Z zalet układów wielordzeniowych będą mogli skorzystać też np. posiadacze oprogramowania z lat 80. ubiegłego wieku. Jak podkreśla Intel, Ct będzie działało z każdym procesorem x86, niezależnie od jego producenta. Projekt Ct może przynieść Intelowi olbrzymie zyski. Powstał bowiem w dużej mierze z myślą o wykorzystaniu go w kości Larrabee, będącej połączeniem procesora (CPU) z procesorem graficznym (GPU). Larrabee będzie pierwszym samodzielnym układem graficznym Intela od czasu i740. Jego debiut będzie oznaczał, iż Intel stanie się bezpośrednim konkurentem Nvidii i AMD na rynku układów graficznych. Stąd też zapotrzebowanie na Ct. Przenosimy cały ekosystem x86 na rynek układów graficznych - stwierdził jeden z inżynierów Intela. Na razie nie wiadomo, w ile rdzeni zostanie wyposażony Larrabee. Z nieoficjalnych informacji wynika, że kość, która zadebiutuje w przyszłym roku, będzie miała ich 16. Z kolei każdy z nich może obsługiwać 4 wątki. Oznacza to jednoczesną obsługę 64 wątków. Jeśli Prawo Moore'a ma nie stracić na ważności, to około roku 2013 na rynek powinny trafić układy obsługujące 256 wątków. Upowszechnienie się projektów takich jak Ct, czy konkurencyjne CUDA lub OpenCL pozwoli programistom nie przejmować się rosnącą liczbą rdzeni.

Naukowcy z Sandia National Laboratories udowodnili, że próby podnoszenia wydajności superkomputerów poprzez samo tylko zwiększanie liczby rdzeni w procesorach, w przypadku wielu złożonych aplikacji prowadzą do... spadku mocy obliczeniowej. Przeprowadzone symulacje wykazały, że jeśli w superkomputerach użyjemy procesorów dwu- zamiast czterordzeniowych, uzyskamy znaczy wzrost wydajności. Dalsze zwiększanie liczby rdzeni i zastosowanie układów ośmiordzeniowych w miejsce czterordzeniowych staje się nieopłacalne. Wzrost mocy jest bowiem bardzo niewielki. Z kolei użycie jeszcze bardziej złożonych procesorów prowadzi do stopniowego spadku wydajności systemu. I tak superkomputer do którego budowy wykorzystano 16-rdzeniowe procesory będzie tak samo wydajny, jak maszyna z identyczną liczbą układów... dwurdzeniowych. Przyczyną takiego stanu rzeczy są z jednej strony niewystarczająca szerokość interfejsów pamięci, a z drugiej - ciągła rywalizacja rdzeni o dostęp do niej. Na opublikowanym wykresie wyraźnie widać (niebieska linia) gwałtowny wzrost czasu oczekiwania na dostęp do pamięci w przypadku wykorzystywania standardowych technologii i procesorów 16-rdzeniowych. Wciąż nierozwiązany pozostaje problem dostępu procesorów do podsystemu pamięci, chociaż, jak wynika z wykresu, teoretycznie można go przezwyciężyć stosując istniejące, przynajmniej na papierze, rozwiązania.

Anwar Gholoum, jeden z inżynierów zatrudnionych w intelowskim Laboratorium Technologii Mikroprocesorowych, opublikował na oficjalnym blogu Intela wpis, w którym zwraca programistom uwagę na poważne zmiany, jakie zajdą w najbliższych latach. Gholoum wspomina o rozmowach, jakie toczy z innymi inżynierami. Z jednej strony od lat mówi się o tym, że osoby rozwijające oprogramowanie starają się jak najmniejszym kosztem przystosować je do pracy na dwu- czy czterordzeniowych procesorach. Z drugiej zaś, inżynierowie już dyskutują o procesorach przyszłości, zawierających dziesiątki, setki, a nawet tysiące rdzeni. W przypadku takich procesorów taktyka "oszczędnego" programowania się nie sprawdzi. Obecnie programiści w dość prosty sposób przystosowują np. gry napisane dla procesorów jednordzeniowych, do współpracy z czterordzeniowymi układami. Wystarczy, że "rozbiją" pojedynczy wątek na kilka oddzielnych: jeden odpowiedzialny za przetwarzanie muzyki, drugi za grafikę, trzeci za sztuczną inteligencję. Taka taktyka zapewnia spore oszczędności, gdyż "rozbite" wątki korzystają z pierwotnego kodu pojedynczego wątku, więc ich przygotowanie nie wymaga dużo pracy. Zmiany takie powodują pewne zwiększenie wydajności, gdyż każdy z wątków może być przetwarzany przez osobny rdzeń. Jeśli zatem rozdzielimy oryginalny wątek na 4, to będą one korzystały z 4 i tylko z 4 rdzeni. Gholoum uważa, że programiści powinni przygotować się do całkowitej zmiany podejścia. Tak naprawdę procesory przyszłości będą wymagały przepisania niemal całego kodu tak, by każdy z wątków mógł skorzystać z dowolnej dostępnej liczby rdzeni. Dopiero wtedy w pełni wykorzystamy wydajność wielordzeniowych procesorów. Już w tej chwili istnieją techniki, które działają właśnie w ten sposób. Bardzo dobrze skaluje się ray tracing, czyli śledzenia światła w wirtualnych scenach. Wykorzystywane w tym przypadku algorytmy są tak skonstruowane, że dołożenie kolejnych rdzeni powoduje zwiększenie prędkości przetwarzania, gdyż potrafią one skorzystać z dodatkowych mocy obliczeniowych. Większość aplikacji jest jednak napisanych tak, że ich skalowanie będzie wymagało olbrzymiego nakładu pracy. Tym bardziej, że zarówno współczesne narzędzia developerskie i testowe oraz języki programowania są mocno zorientowane na przetwarzanie jednowątkowe. Gholoum zauważa, że programiści specjalizujący się w rynku HPC (high-performance computing) od lat wiedzą o problemach związanych z przetwarzaniem wielowątkowym. Osoby programujące na rynek konsumencki jak dotąd nie przejmowały się kłopotami, z jakimi musieli zmagać się ich koledzy oprogramowaujący potężne klastry. W najbliższych latach może się to zmienić.

Embedded Microprocessor Benchmark Consortium rozpoczęło prace nad zestawem standardowych testów mierzących wydajność wielordzeniowych procesorów. Testy mają być gotowe w ciągu 6-8 miesięcy. Już w sierpniu, podczas konferencji Hot Chips, Justin Rattner główny technolog Intela, zwracał uwagę, że brakuje ilościowych testów do mierzenia takich wartości jak na przykład skalowalność czy wydajność energetyczna procesorów wielordzeniowych w takich aplikacjach jak bazy danych czy rozpoznawanie i synteza głosu. Rattner poinformował też, że jego firma wspólnie z Uniwersytetem w Pittsburghu, Uniwersytetem w Berkeley i Stanford pracuje nad stworzeniem takich benchmarków. Zestaw testów tworzonych przez EMBC będzie mierzył wydajność procesorów podczas przesyłania danych audio i wideo przez Sieć. EMBC to organizacja, która powstała w 1997 roku. Skupia ona 50 firm, przede wszystkim z sektora zajmującego się produkcją półprzewodników. Wśród jej członków znajdują się AMD, Intel, Nokia, Sony i Sun.