Jump to content
Forum Kopalni Wiedzy
Sign in to follow this  
KopalniaWiedzy.pl

Powstał pierwszy nowoczesny procesor z tranzystorami z węglowych nanorurek

Recommended Posts

Na MIT powstał nowoczesny mikroprocesor z tranzystorami z nanorurek węglowych. Urządzenie można wyprodukować za pomocą technik używanych obecnie przez przemysł półprzewodnikowy, co ma olbrzymie znaczenie dla ewentualnego wdrożenia.

Nanorurki węglowe są od dawna przedmiotem zainteresowań, gdyż dają nadzieję na zbudowanie kolejnej generacji komputerów po tym, gdy układów krzemowych nie będzie można już miniaturyzować. Tranzystory polowe z nanorurek węglowych (CNFET) mogą mieć bardzo obiecujące właściwości. Z dotychczasowych badań wynika, że powinny być one około 10-krotnie bardziej efektywne pod względem zużycia energii i pozwolić na przeprowadzanie obliczeń ze znacznie większą prędkością. Problem jednak w tym, że przy masowej produkcji w nanorurkach pojawia się tak wiele defektów, że nie można ich w praktyce wykorzystać.

Naukowcy z MIT opracowali nową technikę, która znacząco zmniejsza liczbę defektów i daje pełną kontrolę nad produkcję CNFET. Co ważne, technika ta wykorzystuje procesy już używane w przemyśle półprzewodnikowym. Dzięki niej na MIT wyprodukowano 16-bitowy mikroprocesor składający się z 14 000 CNFET, który jest w stanie wykonywać te same obliczenia co tradycyjny procesor.

Nowy procesor oparto na architekturze RISC-V. Testy wykazały, że jest on zdolny do wykonania pełnego zestawu instrukcji dla tej technologii.

To, jak dotychczas, najbardziej zaawansowany chip wykonany w nowym procesie nanotechnologicznym, który daje nadzieję na wysoką wydajność i efektywność energetyczną, mówi współautor badań, profesor Max M. Shulaker. Krzem ma swoje ograniczenia. Jeśli chcemy coraz szybszych komputerów, to węglowe nanorurki są najbardziej obiecującym materiałem. Nasze badania pokazują zupełnie nowy sposób budowy układów scalonych z węglowymi nanorurkami.

Shulaker i jego zespół od dawna pracują nad układami scalonymi z CNFET. Przed sześcioma laty byli w stanie zaprezentować procesor złożony ze 178 CNFET, który mógł pracować na pojedynczym bicie danych. Od tamtego czasu uczeni skupili się na rozwiązaniu trzech kluczowych problemów: defektach materiałowych, niedociągnięciach produkcyjnych oraz problemach funkcjonalnych.

Największym problemem było uzyskanie nanorurek odpowiedniej jakości. Żeby CNFET działał bez zakłóceń, musi bez problemów przełączać się pomiędzy stanem 0 i 1, podobnie jak tradycyjny tranzystor. Jednak zawsze podczas produkcji powstanie jakaś część nanorurek, które będą wykazywały właściwości metalu, a nie półprzewodnika. Takie nanorurki czynią CNFET całkowicie nieprzydatnym. Zaawansowane układy scalone, by być odpornymi na obecność wadliwych nanorurek i móc szybko wykonywać zaawansowane obliczenia, musiałyby korzystać z nanorurek o czystości sięgającej 99,999999%. Obecnie jest to niemożliwe do osiągnięcia.

Naukowcy z MIT opracowali technikę nazwaną DREAM (designing resilency against metallic CNT), która tak pozycjonuje metaliczne CNFET, że nie zakłócają one obliczeń. Dzięki temu zmniejszyli wymagania dotyczące czystości nanorurek aż o cztery rzędy wielkości. To zaś oznacza, że do wyprodukowania w pełni sprawnego układu potrzebują nanorurek o czystości sięgającej 99,99%, a to jest obecnie możliwe.

Uczeni przeanalizowali różne kombinacje bramek logicznych i zauważyli, że metaliczne nanorurki węglowe nie wpływają na nie w ten sam sposób. Okazało się, że pojedyncza metaliczna nanorurki w bramce A może uniemożliwić komunikację pomiędzy nią, a bramką B, ale już liczne metaliczne nanorurki w bramce B nie wpływają negatywnie na jej możliwości komunikacji z żadną bramką. Przeprowadzili więc symulacje, by odnaleźć wszystkie możliwe kombinacje bramek, które byłyby odporne na obecność wadliwych nanorurek. Podczas projektowania układu scalonego brano pod uwagę jedynie te kombinacje. Dzięki technice DREAM możemy po prostu kupić komercyjne dostępne nanorurki, umieścić je na plastrze i stworzyć układ scalony, nie potrzebujemy żadnych specjalnych zabiegów, mówi Shulaker.

Produkcja CNFET rozpoczyna się od nałożenia znajdujących się w roztworze nanorurek na podłoże z predefiniowanym architekturą układu. Jednak nie do uniknięcia jest sytuacja, w której część nanorurek pozbija się w grupy, tworząc rodzaj dużych cząstek zanieczyszczających układ scalony. Poradzono sobie z tym problemem tworząc technikę RINSE (removal of incubated nanotubes through selective exfoliation). Na podłoże nakłada się wcześniej związek chemiczny, który ułatwia nanorurkom przyczepianie się do niego. Następnie, już po nałożeniu nanorurek, całość pokrywana jest polimerem i zanurzana w specjalnym rozpuszczalniku. Rozpuszczalnik zmywa polimer, a ten zabiera ze sobą pozbijane w grupy nanorurki. Te zaś nanorurki, które nie zgrupowały się z innymi, pozostają przyczepione do podłoża. Technika ta aż 250-kronie zmniejsza zagęszczenie zbitek nanorurek w porównaniu z alternatywnymi metodami ich usuwania.

Poradzono sobie też z ostatnim problemem, czyli wytworzeniem tranzystorów typu N i typu P. Zwykle produkcja tych tranzystorów z węglowych nanorurek kończyła się uzyskaniem urządzeń o bardzo różniącej się wydajności. Problem rozwiązano za pomocą nowej techniki o nazwie MIXED (metal interface engineering crossed with electrostatic doping), dzięki której możliwe jest precyzyjna optymalizacja procesorów do wymaganych zadań. Technika ta polega na dołączeniu do każdego tranzystora, w zależności czy ma być on P czy N, odpowiedniego metalu, platyny lub tytanu. Następnie tranzystory są pokrywane tlenkiem, co pozwala na ich dostosowanie do zadań, jakie będą spełniały. Można więc osobno dostroić je do pracy w zastosowaniach w wysoko wydajnych serwerach, a osobno do energooszczędnych implantów medycznych.

Obecnie, w ramach programu prowadzonego przez DARPA (Agencja Badawcza Zaawansowanych Projektów Obronnych), wspomniane techniki produkcji układów scalonych z węglowych nanorurek wdrażane są w fabrycznych liniach produkcyjnych. W tej chwili nikt nie potrafi powiedzieć, kiedy w sklepach pojawią się pierwsze procesory z CNFET. Shulaker mówi, że może się to stać już w ciągu najbliższych pięciu lat. Sądzimy, że teraz to już nie jest pytanie czy, ale pytanie kiedy, mówi uczony.


« powrót do artykułu

Share this post


Link to post
Share on other sites

Create an account or sign in to comment

You need to be a member in order to leave a comment

Create an account

Sign up for a new account in our community. It's easy!

Register a new account

Sign in

Already have an account? Sign in here.

Sign In Now
Sign in to follow this  

  • Similar Content

    • By KopalniaWiedzy.pl
      W procesorach Intela odkryto kolejną lukę. Dziura nazwana CacheOut to luka typu side-channel, czyli błąd pozwalający na wykorzystanie pewnych szczegółów, często prawidłowej, implementacji.
      Dziura odkryta przez naukowców z University of Michigan i University of Adelaide występuje we wszystkich procesorach od architektury SkyLake po Coffee Lake powstałych przed rokiem 2019. Wiadomo, że nie występuje ona w procesorach AMD, ale badacze nie wykluczają, że jest obecna w układach IBM-a i ARM.
      Jak zauważyli eksperci gdy dane są pobierane z cache'u L1 często trafiają do buforów, z których mogą zostać wykradzione przez napastnika. Bardzo atrakcyjnym elementem CacheOut jest fakt, że napastnik może zdecydować, które dane z L1 zostaną umieszczone w buforze, skąd dokona kradzieży. Specjaliści wykazali, że możliwy jest wyciek danych mimo wielu różnych zabezpieczeń. w tym zabezpieczeń pomiędzy wątkami, procesami, wirtualnymi maszynami, przestrzenią użytkownika a jądrem systemu.
      Intel, który o problemie został poinformowany już w ubiegłym roku, sklasyfikował lukę L1D Eviction Sampling/CVE-2020-0549/INTEL-SA-00329 jako średnio poważną i przygotował odpowiednie poprawki. Odpowiedni mikrokod zostanie upubliczniony a nwjbliższym czasie. Tymczasowym obejściem problemu jest wyłączenie wielowątkowości lub wyłączenie rozszerzenia TSX.

      « powrót do artykułu
    • By KopalniaWiedzy.pl
      Przed dwoma laty firma Nantero ogłosiła, że pamięci NRAM CNT (carbon nanotubes) są gotowe do produkcji i mogą być używane w układach system-on-a-chip. Teraz podczas konferencji Hot Chips 2018 poinformowano, że nowa technologia przeszła wszelkie testy świadczące o jej przydatności do produkcji masowej, a nowe kości mogą być używane jako nieulotna alternatywa dla układów DDR4.
      Prace nad układami CNT rozpoczęto w 2001 roku, a w roku 2016 zaprezentowano 256 megabitowe układy i ogłoszono, że zadebiutują one w roku 2018 we współpracy z Fujitsu. Teraz dowiadujemy się, że Nantero jest gotowa do produkcji większych ilości układów, a kości będą dostępne od przyszłego roku.
      Komórki pamięci korzystają z nanorurek umieszczonych na podłożu, na którym są kontrolowane za pomocą impulsów elektromagnetycznych. Nanorurki znajdują się pomiędzy dwiema elektrodami i, w zależności od tego czy są skrzyżowane czy nie, zmienia się oporność. Dzięki pomiarom oporności można określić dwa stany, reprezentujące 0 i 1. Gdy rurki się nie stykają, oporność jest wysoka, interpretowana jako 1. Gdy się stykają, oporność spada i interpretowana jest jako 0.
      Nantero twierdzi, że tego typu rozwiązanie ma wiele zalet. Kości CNT są niezwykle wytrzymałe. Ich szacowany czas pracy w temperaturze pokojowej to 10 000 lat. Wydajność zaś powinna dorównywać wydajności układów DD4. To zaś, w połączeniu z nieulotnością sprawia, ze są konkurencyjne wobec rozwiązań 3D XPoint i NAND Flash.
      Fujitsu oświadczyło, że ma zamiar doprowadzić do rynkowego debiutu NRAM. Nie wiadomo, kiedy to się tanie, gdyż pozostały jeszcze pewne problemy do rozwiązania. W najbliższym czasie przekonamy się, że firma spełni swoja zapowiedź sprzed dwóch lat i przed końcem bieżącego roku zadebiutuje 256-megabitowy układ.
      Nintero określa się jako firmę ARM, co oznacza, że będzie udzielała licencji na swoje układy, ale sama nie ma zamiaru ich produkować. Wiadomo, że obecnie gotowe są też projekty 8- i 16-gigabitowych układów składających się z, odpowiednio, 2 i 4 warstw, które mogą być wytwarzane w procesie 28 nanometrów. Firma za zamiar opracować projekt 8-warstwowych 512-gigabitowych układów produkowanych w procesie 7 nanometrów, jednak przygotowanie takiego projektu może zająć wiele lat.

      « powrót do artykułu
    • By KopalniaWiedzy.pl
      Firma Adapteva ogłosiła, że wkrótce zacznie produkować próbną wersję 64-rdzeniowego procesora wykonanego w technologii 28 nanometrów. Układ E64G4 korzysta z technologii Epiphany, która została stworzona pod kątem takich zastosowań jak rozpoznawanie mowy czy przetwarzanie grafiki.
      Adapteva specjalizuje się w tworzeniu aplikacji na rynek finansowy, wojskowy i inżynieryjny, teraz zaś chce zaistnieć na rynku urządzeń przenośnych.
      W firmę zainwestowano zaledwie 2 miliony dolarów, teraz przygotowuje ona swój czwarty układ scalony i wkrótce przestanie przynosić straty. Andreas Olofsson, założyciel i szef Adaptevy mówi, że mimo iż same maski litograficzne kosztują miliony dolarów, to przedsiębiorstwo może działać, gdyż wybrało model multiproject wafer (MPW), w którym koszty masek podzielone są pomiędzy klientów firmy. Ponadto Adapteva działa na rynkach, na których produkuje się niewielkie serie drogich układów. Pojedynczy procesor może kosztować nawet 1000 dolarów.
      Od lata 2011, kiedy to Adapteva wyprodukowała swój pierwszy układ scalony, 16-rdzeniowy procesor wykonany w technologii 65 nanometrów, wpływy przedsiębiorstwa wyniosły milion dolarów.
      Obecnie ma powstać czwarta generacja układu Epiphany. Kość będzie składała się z 64 rdzeni RISC, z których każdy zostanie wyposażony w 32 kilobajty pamięci podręcznej. Całość zmieści się na powierzchni 8,2 mm2 i będzie, jak twierdzi Adapteva, najbardziej efektywnym energetycznie układem scalonym. Jego wydajność ma wynieść 70 GFlops/wat.
      Kość taktowana będzie zegarem o częstotliwości do 700 MHz.
      Ambicje firmy jednak się na tym nie kończą. Architektura Epiphany ma umożliwić produkcję procesora składającego się z 4096 rdzeni.
      Układy na zamówienie Adaptevy są produkowane w fabrykach Globalfoundries.
    • By KopalniaWiedzy.pl
      HP ma zamiar stworzyć do 2017 roku 256-rdzeniowy procesor Corona, którego rdzenie będą komunikowały się ze sobą za pomocą łączy optycznych. Taka kość miałaby wykonywać 10 biliardów operacji zmiennoprzecinkowych na sekundę, zatem wydajność pięciu układów dorównywałaby wydajności współczesnych superkomputerów. Poszczególne rdzenie wymieniałyby dane z prędkością 20 terabitów na sekundę, a komunikacja między procesorem a pamięcią odbywałaby się z prędkością 10 Tb/s. Co więcej Corona zużywałaby znacznie mniej energii niż współczesne układy, dzięki czemu superkomputerom łatwiej będzie pokonać barierę eksaflopsa (1018 operacji zmiennoprzecinkowych na sekundę).
      Obecnie istnieją dwa główne problemy, które znacznie utrudniają zwiększanie wydajności układów scalonych w dotychczasowym tempie. Im więcej rdzeni w procesorze, tym trudniej jest koordynować ich pracę i komunikować je ze sobą. Bardzo trudno jest uzyskać układ posiadający więcej niż 16 rdzeni, który pracowałby jak procesor równoległy. Drugi poważny problem to olbrzymi pobór mocy, który ma miejsce podczas przesyłania danych od i do układów pamięci.
      Obie te przeszkody można rozwiązać za pomocą zintegrowanej fotoniki, czyli laserów i łączy optycznych wbudowanych w układ scalony. Przykładem takiej kości może być zaprezentowany właśnie przez IBM-a Holey Optochip. Nad podobnymi rozwiązaniami pracują też Intel (projekt Runnemede), Nvidia (Echelon), Sandia National Laboratory (X-calibur) czy MIT (Angstrom).
      Najważniejszą jednak rolę odgrywa zintegrowana fotonika w projekcie Corona. Problem w tym, że część potrzebnej technologii wciąż jeszcze nie została opracowana. Jednak co się powoli zmienia. Od dłuższego już czasu informujemy o postępach na tym polu. Przez ostatnie lata wiele firm pracowało nad poszczególnymi podzespołami, teraz zaczęto łączyć je w układy. To jak przejście od tranzystora do układu scalonego - stwierdził Marco Fiorentino z HP Labs.
      HP ma zamiar w każdy rdzeń Corony wbudować laser, który będzie wysyłał informacje do wszystkich innych rdzeni. Jak obliczają specjaliści wykorzystanie elektroniki do stworzenia 10-terabitowego kanału przesyłu danych pomiędzy CPU a pamięcią wymagałoby 160 watów mocy. Zdaniem HP, jeśli zastąpimy elektronikę zintegrowaną fotoniką, pobór mocy spadnie do 6,4 wata.
      Zmniejszenie poboru mocy to dla superkomputerów niezwykle istotna sprawa. Najpotężniejsza maszyna na świecie, japoński K Computer, potrzebuje obecnie do pracy 12,6 MW. Jego wydajność wynosi 10,5 PFlops, trzeba by ją zatem zwiększyć niemal 100-krotnie by osiągnąć barierę eksaflopsa.
      Zintegrowana fotonika przyczyni się również do obniżenia poboru mocy przez serwery i urządzenia telekomunikacyjne, co odgrywa olbrzymią rolę w internecie, którym przesyłamy coraz większą ilość danych. Z czasem lasery i łącza optyczne mogą trafić też do urządzeń przenośnych, pozwalający na ich dłuższą pracę bez potrzeby ładowania baterii. Również, co niezwykle istotne, w fotonice nie występuje problem interferencji elektromagnetycznej, zatem jej stosowanie np. w samochodach czy samolotach będzie bezpieczniejsze niż stosowanie urządzeń elektronicznych.
      Problemem jest też stworzenie miniaturowych laserów, które można będzie budować za pomocą dostępnych technologii. Jako, że z krzemu nie można generować światła, specjaliści badają inne materiały, przede wszystkim arsenek galu i fosforek indu. Ostatnio MIT zainteresował się też germanem.
      Trwają również intensywne prace nad rozwojem technologii TSV (through silicon vias). Pozwoli się ona pozbyć szyn, za pomocą których łączą się ze sobą poszczególne układy. Szyny stanowią dla danych wąskie gardło i zużywają sporo energii. TSV pozwala układać na sobie układy scalone (powstają w ten sposób układy 3D) i łączyć je kablami poprowadzonymi wewnątrz takiego stosu układów, co zwiększa przepustowość, a jednocześnie zmniejsza zużycie prądu i pozwala na zaoszczędzenie miejsca na płycie głównej.
      W projekcie Corona HP chce połączyć obie technologie - 3D i zintegrowaną fotonikę. Dzięki temu ma powstać 256-rdzeniowy procesor zbudowany z 64-rdzeniowych klastrów. Całość zostanie wykonana w procesie 16 nanometrów i będzie połączona łączami optycznymi.
    • By KopalniaWiedzy.pl
      Liczne źródła informują, że Sony pracuje nad konsolą PlayStation 4 i nie ma zamiaru wykorzystywać w niej ani procesora Cell ani żadnego układu na nim opartego. Nie wiadomo, jaki procesor miałby znaleźć się w przyszłej konsoli. Plotka głosi, że japoński koncern porzuci układy graficzne Nvidii i będzie korzystał z rozwiązań AMD.
      Cell jest dzieckiem Kena Kutaragi, twórcy PlayStation, i był produkowany wspólnie przez Sony, Toshibę i IBM-a. Kutaragi opuścił jednak Sony, więc firma postanowiła zrezygnować z tego układu. Informacja taka powinna ucieszyć developerów, którzy skarżyli się, że Cell jest trudny w oprogramowaniu.
      Z procesorem tym wiązano niegdyś olbrzymie nadzieje, spodziewano się, że trafi do serwerów i urządzeń medycznych. Ambitne plany nigdy nie zostały zrealizowane, a sam procesor w dużej mierze przyczynił się do niepowodzenia PlayStation 3. Konsola, której poprzednie wersje były największymi przebojami w swojej kategorii, sprzedaje się gorzej niż urządzenia konkurencji.
      Przed wszystkimi twórcami konsoli, nie tylko przed Sony, stoi trudne wyzwanie. Twórcy najnowszej generacji wykorzystywanego w wielu grach silnika Unreal twierdzą bowiem, że najnowsze konsole będą musiały być co najmniej 10-krotnie bardziej wydajne niż PS3 czy Xbox 360.
×
×
  • Create New...